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- 什么是攝像頭的DVP接口
發(fā)布時間：2019-11-22 閱覽次數(shù)：4986 次
攝像頭的DVP接口
攝像頭DVP接口
DVP是并口傳輸，速度較慢，傳輸?shù)膸挼?，使用需要PCLK\sensor輸出時鐘、MCLK（XCLK）\外部時鐘輸入、VSYNC\場同步、HSYNC\行同步、D[0：11]\并口數(shù)據(jù)——可以是8/10/12bit數(shù)據(jù)位數(shù)大小。DVP攝像頭電源和MIPI一樣。這里再補充各信號腳定義：
PCLK：像素點同步時鐘信號，每個PCLK對應一個像素點，可以為48MHz；對于時鐘信號，一般做包地處理，減少對其他信號的干擾，還需要在源端加電阻和電容，減少過沖和振鈴，從而減少對其他信號的干擾。
MCLK（XCLK）：外部時鐘輸入，可由主控或晶振提供，由sensor規(guī)格書確定，可以為24MHZ；
VSYNC：幀同步信號，一幀一個信號，頻率為幾十Hz（30Hz）
HSYNC：行同步信號（頻率為幾十KHz）
例如：分別率 320×240的屏，每一行需要輸入320個脈沖來依次移位、鎖存這一行的數(shù)據(jù)，然后來個HSYNC 脈沖換一行；這樣依次輸入240行之后換行同時來個VSYNC脈沖把行計數(shù)器清零，又重新從第一行開始刷新顯示。
DVP是并口傳輸，速度較慢，傳輸?shù)膸挼?，使用需要PCLK\sensor輸出時鐘、MCLK（XCLK）\外部時鐘輸入、VSYNC\場同步、HSYNC\行同步、D[0：11]\并口數(shù)據(jù)——可以是8/10/12bit數(shù)據(jù)位數(shù)大小。DVP攝像頭電源和MIPI一樣。這里再補充各信號腳定義：
PCLK：像素點同步時鐘信號，每個PCLK對應一個像素點，可以為48MHz；對于時鐘信號，一般做包地處理，減少對其他信號的干擾，還需要在源端加電阻和電容，減少過沖和振鈴，從而減少對其他信號的干擾。
MCLK（XCLK）：外部時鐘輸入，可由主控或晶振提供，由sensor規(guī)格書確定，可以為24MHZ；
VSYNC：幀同步信號，一幀一個信號，頻率為幾十Hz（30Hz）
HSYNC：行同步信號（頻率為幾十KHz）
例如：分別率 320×240的屏，每一行需要輸入320個脈沖來依次移位、鎖存這一行的數(shù)據(jù)，然后來個HSYNC 脈沖換一行；這樣依次輸入240行之后換行同時來個VSYNC脈沖把行計數(shù)器清零，又重新從第一行開始刷新顯示。
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